22 Maggio 2019

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L’analisi del BIOS dei nuovi Ryzen 3000 “Zen 2” rivelano nuove funzioni per l’overclock

Come sappiamo, AMD dovrebbe lanciare i suoi processori desktop Ryzen 3000 di terza generazione a metà 2019, probabilmente a margine del Computex 2019. AMD promette di rendere questi chip compatibili con le motherboard Socket AM4 esistenti. A tale scopo, i produttori di schede madri come ASUS e MSI hanno iniziato a implementare aggiornamenti del BIOS con il microcode AGESA-Combo 0.0.7.x, che aggiunge il supporto per l’esecuzione delle nuove cpu sulla piattaforma e svela dettagli tecnici dei futuri chip “Zen 2”


Al CES 2019, AMD ha svelato ulteriori dettagli tecnici e ha mostrato un sample di processore AM4 con socket Ryzen di terza generazione. La società ha confermato che implementerà un modulo MCM (Multi-Chip Module) anche per il processore mainstream-desktop, nel quale utilizzerà uno o due chip core Zen 2 “Zen 2”, con un controller I/O a 14nm basato sulla tecnologia Infinity Fabric. I due componenti principali del die IO sono il complesso delle linee PCI-Express e l’importantissimo controller di memoria DDR4 dual channel.


AMD ha due grandi motivi per adattare l’MCM anche sulla sua piattaforma desktop mainstream

Il primo è che permette loro di combinare vari processi produttivi per la produzione dei chip in silicio. Gli ingegneri AMD calcolano che è più economico costruire solo quei componenti col nuovo processo produttivo 7 nanometri, dato che il die shrink darebbe benefici a tutti i core della CPU. Altri componenti, come il controller di memoria, possono continuare a essere costruiti su tecnologie esistenti a 14 nm, ormai mature ed economicamente convenienti da produrre senza che le prestazioni ne risentino. AMD inoltre non è la sola azienda ad essersi rivolta a TSMC per la produzione dei chip a 7nm. Il controller I/O a 14 nm potrebbe, in teoria, essere prodotto da GlobalFoundries, per continuare con gli accordi presi in precedenza per la fornitura di wafer.

La seconda grande ragione riguarda il recupero dei chip difettosi tramite “downscaling”. Con la nuova gen di cpu Ryzen, si prevede che grazie all’approccio MCM AMD riesca ad aumentare il numero massimo di core su chip consumer oltre oltre gli 8 attuali, riuscendo a racchiudere 12-16 core su un singolo chip a 7 nm. Ciò renderà più economica la produzione di chip di fascia inferiore permettendo di disattivare i core: attualmente AMD non sta sempre riutilizzando i chip con moduli difettosi, ma anzi dato che i prodotti mid-range vendono in volumi più elevati, a un punto AMD è costretta ad utilizzare moduli non difettosi disabilitando core perfettamente funzionanti. In questo modo, sarà più facile creare chip da 8 o 6 core e distribuirli fisicamente su un solo un chiplet, permettendo ad AMD di massimizzare l’uso dei wafer da 7 nm.

Lo svantaggio di questo approccio è che il controller di memoria non è più integrato fisicamente nei core della cpu. Il processori Ryzen di terza generazione, quindi hanno un controller di memoria “integrato-discreto”: il controller si trova fisicamente all’interno del processore, ma non è sullo stesso pezzo di silicio dei core della CPU. AMD non è la prima ad adottare questo sistema: anche i processori Intel Core di prima generazione “Clarkdale” adottavano una situazione simile, con i core CPU della su un die a 32 nm e il controller di memoria (che integravano anche la GPU integrata) su un die separato a 45 nm
Intel ha uso il suo sistema Quick Path Interconnect (QPI), all’epoca all’avanguardia. AMD utilizzerà l’Infinity Fabric, la sua ultima interconnessione scalabile a elevata larghezza di banda che viene implementata pesantemente nelle linee di prodotti “Zen” e “Vega”.Con “Matisse”, AMD introdurrà una nuova versione di Infinity Fabric che offrirà il doppio della larghezza di banda rispetto alla prima generazione, ora fino a 100 GB/s.
AMD ha bisogno di questa larghezza di banda in quanto ora un singolo di controller I/O deve ora interfacciarsi con fino a due moduli CPU a 8 core, e fino a 64 core nella linea di cpu server EPYC
L’esperto di Ryzen Yuri “1usmus” Bubliy, ha dato uno sguardo molto attento a uno dei nuovi aggiornamenti del BIOS basati su AGESA 0.0.7.x. e ha trovato diverse nuove opzioni esclusive per “Matisse”, e forse per la prossima generazione di rrocessori Ryzen Threadripper. AMD ha cambiato il nome della sezione CBS da “Zen Common Options” a “Valhalla Common Options”. Negli ultimi giorni abbiamo visto spesso questo codename associato a “Zen 2.”Valhalla” potrebbe essere il nome in codice della piattaforma composta da un processore AM4 Ryzen “Matisse” di 3a generazione e della gamma di schede madri basate su chipset AMD serie 500, in particolare il successore di X470 (che è sviluppato internamente da AMD al contrario del suo prossimo successore, che sarà prodotto da ASMedia).
Quando eseguiamo un overclock pesante sulle memorie, può accadere che l’Infinity Fabric non riesca a gestire l’aumento di frequenza delle memorie. Ricordiamo che l’ Infinity Fabric funziona con una frequenza sincronizzata alla memoria. Ad esempio, con memorie a 3200 (che funzionano a 1600 MHz in dual channel), Infinity Fabric funzionerà a 1600 MHz. Questa impostazione è predefinita su tutte le architetture Zen, compreso il refresh Zen + e anche Zen 2. A differenza delle generazioni precedenti, il nuovo BIOS offre varie opzioni UCLK: “Auto”, “UCLK = MEMCLK” e “UCLK = MEMCLK / 2”. L’ultima opzione è nuova e sarà utile per ottenere maggiore stabilità se faremo overclock alle memoria, a costo però di una minore larghezza di banda dell’ Infinity Fabric.
Il Precision Boost riceverà un controllo più dettagliato a livello di BIOS, e AMD sta apportando modifiche significative a questa funzione per rendere l’impostazione di boost più flessibile e migliorare l’algoritmo. I primi utilizzatori di bios basati su AGESA 0.0.7.x su schede madri chipset AMD serie 400 hanno notato che l’algoritmo PBO dava problemi sui loro sistemi. Ciò è dovuto alla scarsa integrazione del nuovo algoritmo PBO con quello esistente compatibile con “Pinnacle Ridge”. AMD ha anche implementato “Core Watchdog”, una funzione che ripristina il sistema nel caso in cui si verifichino errori che possano compromettere la stabilità del sistema.Il processore “Matisse” fornirà inoltre agli utenti un controllo più preciso dei core attivi. Dato che il pacchetto AM4 ha due chiplet a 8 core, ci sarà la possibilità di disabilitare un intero chiplet o di regolare il core count in decrementi di 2, poiché ogni chiplet a 8 core è costituito da due CCX a 4 core (complessi di calcolo) , proprio come i progetti AMD esistenti. A livello chiplet è possibile comporre i core count da 4 + 4 a 3 + 3, 2 + 2 e 1 + 1, ma mai asimmetricamente, come 4 + 0 (cosa possibile sull’architettura Zen di prima generazione). AMD sta sincronizzando il numero dei core per CCX per garantire un utilizzo ottimale della cache L3 e un miglior accesso alla memoria. Per le cpu Threadripper a 64 core, formate da con otto chiplet a 8 core, sarà possibile disabilitare interi chiplet a condizione che ne siano attivati almeno due.
Il CAKE, (o “coherent AMD socket extender”) ha ricevuto un’impostazione aggiuntiva, vale a dire “CAKE CRC Performance Bounds”. AMD sta implementando l’ IFOP (Infinity Fabric On Package) in tre punti sul MCM “Matisse”. Il die controller I/O dispone di collegamenti IFOP da 100 GB/s per ciascuno dei due chiplet a 8 core e un altro collegamento IFOP da 100 GB/s collega i due chiplet l’uno all’altro. Per le implementazioni multi-socket di “Zen 2”, AMD fornirà i controlli del nodo NUMA, ovvero “NUMA nodes per socket”, con opzioni che includono “NPS0”, “NPS1”, “NPS2”, “NPS4” e “Auto”.

Con “Zen 2”, AMD sta introducendo un paio di importanti nuove funzionalità a livello di DCT. Il primo si chiama “DRAM Map Inversion”, con opzioni che includono “Disabled”, “Enabled” e “Auto”. Si dovrebbe trattare di una funzione che consentirà di migliorare l’utilizzo del parallelismo all’interno di un canale DRAM. Un altro è “DRAM Post Package Repair”, con opzioni che includono “Abilitato”, “Disabilitato” e “Auto”. Questa nuova modalità speciale (che è uno standard JEDEC) consente al produttore di memoria di aumentare il rendimento della DRAM disattivando selettivamente le celle di memoria danneggiate, per sostituirle automaticamente con quelle funzionanti da un’area di ricambio, in modo analogo a come i dispositivi di memorizzazione mappano i settori danneggiati. Non si sa il motivo per cui una tale funzione viene esposta agli utenti finali, in particolare dal segmento client. E’ possibile che verrà rimosso dalle schede madri di produzione.

Si è trovata anche un’opzione interessante relativa al controller I/O che consente di selezionare la generazione PCI-Express fino a “Gen 4.0”. Ciò potrebbe indicare che alcune schede madri esistenti con chipset della serie 400 potrebbero ricevere il PCI-Express Gen 4.0, e ciò sembra esser confermato da un esame del nuovo firmware per le moterboard con chipset di serie 400. Fonti credibili riferiscono che l’implementazione PCIe Gen 4.0 di AMD prevede l’utilizzo di dispositivi di re-driver esterni sulla scheda madre. Questi però non sono economici: Texas Instruments vende i redriver Gen 3.0 per 1,5$ a pezzo in quantità di 1.000 unità alla volta. I produttori di schede madri dovranno sborsare almeno 15-20$ per ogni scheda madre AM4 con slot Gen 4.0, dato che per ogni scheda madre sono necessari 20 di questi redriver, uno per corsia.
Analizzando il fimware poi, si trovano molti altri controlli comuni, tra cui “Parity RCD” e “Memory MBIST” (un nuovo programma di auto-test della memoria).

Una delle pagine del programma di installazione del firmware è intitolata “SoC Miscellaneous Control” e include le seguenti impostazioni, molte delle quali sono standard anche in altre schede madri:

  • DRAM Address Command Parity Retry
  • Max Parity Error Replay
  • Write CRC Enable
  • DRAM Write CRC Enable and Retry Limit
  • Max Write CRC Error Replay
  • Disable Memory Error Injection
  • DRAM UECC Retry
  • ACPI Settings:
    o ACPI SRAT L3 Cache As NUMA Domain
    o ACPI SLIT Distance Control
    o ACPI SLIT remote relative distance
    o ACPI SLIT virtual distance
    o ACPI SLIT same socket distance
    o ACPI SLIT remote socket distance
    o ACPI SLIT local SLink distance
    o ACPI SLIT remote SLink distance
    o ACPI SLIT local inter-SLink distance
    o ACPI SLIT remote inter-SLink distance
  • CLDO_VDDP Control
  • Efficiency Mode
  • Package Power Limit Control
  • DF C-states
  • Fixed SOC P-state
  • CPPC
  • 4-link xGMI max speed
  • 3-link xGMI max speed

Possiamo dire quindi che dopo quest’analisi, AMD ha previsto molte novità sui prossimi chip Ryzen 3000, con l’aggiunta di molte funzioni lato bios che promettono di soddisfare anche gli utenti più esperti

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